緩存應用程序ST-MRAM流程和性能演示
來源:宇芯有限公司 日期:2020-01-08 09:46:13
英特爾顯示了2MB
ST-MRAM陣列的L4緩存級應用程序性能和可靠性。這要求在工業(yè)操作溫度范圍內具有高密度,高帶寬和高耐久性。表I中所顯示STT-MRAM的L4高速緩存應用程序所需的規(guī)范。
表I.L4緩存應用程序中STT-MRAM的目標規(guī)范。
要替換
SRAM或eDRAM,需要大于256GB/秒的帶寬和大于10Mb/mm2的陣列密度。如圖1所示的密度要求限制了位單元的間距和訪問晶體管的尺寸,因此限制了STT寫入可用的最大的電流,因此將數(shù)據(jù)保留的時間在110°C的最高工作溫度下限制為“1秒”。
圖1.與eNVM應用程序相比,L4緩存所需的位單元間距的要更小。
另一方面要求1e12個周期的寫入耐久度會限制最大寫入電流,以確保耐久度保持在ECC可校正的范圍內。為了實現(xiàn)小于100dpm的可接受的ECC可校正的1Gb陣列誤碼率(BER)(1Gb陣列失敗概率為1e-4),所需的固定和隨機寫入錯誤率(WER)錯誤如圖2所示。兩種不同的體系結構,具有三重糾錯(TEC)的128b字節(jié)和具有雙重糾錯(DEC)的512b字節(jié)。對于1e12寫事件,隨機BER需要為1e-8至1e-10。
圖2.固定位置失?。ㄌ摼€)和隨機失?。ǚ€(wěn)定)的允許BER的ECC計算與1Gb陣列失敗概率(ECC不可糾正)相比,假定具有三重糾錯(TEC)的128b字節(jié)(藍色)或具有三次錯誤校正的512b字節(jié)雙重錯誤校正(DEC)(橙色)。
55nmMTJ需要可靠的堆棧優(yōu)化和反應離子蝕刻(RIE)工藝。發(fā)現(xiàn)有缺陷的故障時會降低電阻和TMR的短路模式(硬性短路和軟性短路)。融合了時間=0時的失敗位??山邮艿腤ER電平和較短的寫入脈沖需要使MTJ過驅動,受可用驅動電流和耐久性考慮因素的限制,如下列圖3所示。
圖3.寫入電流分布受可用驅動電流和耐用性要求的限制,以及讀取干擾的要求。
最小電流是讀取干擾所需的電流,隨著溫度的降低而提高,因此讀取干擾選定在測量溫度為95℃下,可以通過1e7讀取完整的字節(jié)來獲取。圖14中顯示了NVM應用程序和經(jīng)過優(yōu)化的L4高速緩存設備(具有10ns寫脈沖)縮放的MTJ的寫錯誤率曲線,如藍色顯示。
圖4.不同設備的寫入錯誤率(WER),以藍色顯示優(yōu)化的L4緩存MTJ。
WER的關鍵條件是在-10°C,但是隨著溫度的升高,MJT變得更容易寫入,而在更高的溫度下VCC可以降低。由于缺陷的熱激活會導致MgO介電擊穿,因此在105°C下進行了耐久性測試。
關鍵詞:ST-MRAM
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